复杂的FPGA验证

ModelA-Sim®仿真解决方案具有前所未有的成本效益。除了支持标准hdl之外，ModelSim还提高了设计质量和调试效率。
ModelSim屡获殊荣的单核模拟器（SKS）技术使VHDL和Verilog在一个设计中实现了透明的混合。它的体系结构允许独立于平台的编译，具有本机编译代码的卓越性能。图形用户界面功能强大、一致且直观。所有窗口在其他窗口中的活动后自动更新。例如，在“结构”窗口中选择设计区域会自动更新“源”、“信号”、“过程”和“变量”窗口。您可以在不离开ModelSim环境的情况下编辑、重新编译和重新模拟。所有用户界面操作都可以编写脚本，模拟可以在批处理或交互模式下运行。
ModelSim模拟行为、RTL和门级代码，包括VHDL VITAL和Verilog门库，时间由标准延迟格式（SDF）提供。

更智能的GUI

一个智能化的图形用户界面可以有效地利用桌面环境。ModelSim提供了一个高度直观的交互式图形元素（窗口、工具栏、菜单等）的排列方式，使其易于查看和访问其许多强大的功能。其结果是一个功能丰富的GUI，易于使用和快速掌握。ModelSim通过将Tcl用户界面整合到HDL模拟器中，重新定义了仿真中的开放性。Tcl是一种简单但功能强大的脚本语言，用于控制和扩展应用程序。
ModelSim GUI提供了高效的设计调试和分析功能，以及项目和文件管理。

内存窗口

内存窗口允许直观和灵活地查看和调试设计内存。VHDL和Verilog内存从源代码中自动提取并在GUI中查看，允许强大的搜索、填充、编辑、加载和保存功能。内存窗口支持从文件或通过使用常量、随机和计算值来预加载内存，从而节省了只为加载而初始化测试台部分的耗时步骤回忆。所有函数都可以通过命令行使用，允许在脚本中使用。

波形和结果查看

ModelSim提供了一个高性能、功能齐全的wave window。wave窗口提供了光标，用于标记感兴趣的时间点和测量光标之间的时间距离。通过强大的虚拟信号定义和分组，可以灵活地格式化波形窗口内容。波形比较容易在两个仿真结果之间进行。RTL和门级仿真结果之间的时序差异可以通过用户指定的时间过滤功能轻松处理。ModelSim提供了一个独特的WLF管理实用程序（aka WLFMAN），允许操作WLF结果文件。这使您能够指定要记录到WLF文件中的信息量，并允许您基于信号或时间将现有WLF文件子集化。WLFMAN实用程序提供了对磁盘空间的有效管理和模拟后调试效率。

源窗口模板和向导

使用VHDL和Verilog模板和向导，您可以快速开发HDL代码，而不必记住确切的语言语法。所有的语言构造都可以通过单击鼠标获得。易于使用的向导引导您创建更复杂的HDL块。这些向导展示了如何创建可参数化的逻辑块、测试台激励和设计对象。使用“源代码模板”和“高级”窗口快捷方式可以节省开发人员的时间。

项目经理

项目经理大大减少了组织文件和库所需的时间。当您编译和模拟时，项目管理器存储每个单独项目的唯一设置，允许您在离开的地方重新启动模拟器。仿真特性允许您使用预先配置的参数轻松地重新模拟。

代码覆盖率