优势和功能
•处理复杂的全定制 IC 原理图输入
•与 T-Spice、AFS 和 Eldo 仿真器集成，支持波形交互显示，以及在原理图中直接查看工作点仿真结果
•导出格式：SPICE、EDIF、Verilog 和 VHDL
•导入格式：原生 OpenAccess、EDIF、SPICE 和 Verilog
•支持层次化嵌套连接
•在原理图、版图和 Calibre LVS 报告之间交互显示，并高亮显示器件及走线
•可配置的原理图电气规则检查 (ERC)
•每个单元多个视图，包括：SPICE、原理图、Verilog、Verilog-A 和 Verilog-AMS 视图
•先进的阵列和总线支持
•集成 Tanner L-Edit 原理图驱动版图 (SDL) 模块，以加快版图和 ECO 流程
•通过集成的库浏览器支持多个库
•集成第三方版本控制工具
•可通过 TCL/Tk 命令语言编写完整脚本并实现全面扩展
•轻松实现与第三方工具和晶圆代工厂 PDK 的互操作性
•基于 Windows 或 Linux 的独立平台
•易于使用：直观且容易上手
•出色的客户支持
•灵活的许可
Tanner S-Edit 原理图输入和仿真平台显示原理图、仿真波形、模型参数和仿真设置。该工具易于使用，并且能够处理复杂的混合信号 IC 设计输入。
完整的 IC 设计输入环境
Tanner S-Edit 是一个面向原理图输入和设计的易于使用的开发环境。它为您提供处理最复杂的混合信号 IC 设计所需的功能。S-Edit 与 Tanner T-Spice、Analog FastSPICE™ (AFS) 或 Eldo® 仿真器、Tanner™ L-Edit IC 版图工具以及 Calibre® LVS 和 PEX 工具紧密集成。S-Edit 可通过优化提高您的生产率并加速概念到芯片的转换，帮助您满足当今快节奏的市场需求。更快的设计周期使您可以更灵活地转向优化的解决方案，为工艺角验证腾出更多的时间和资源。最终可降低下游风险，提高良率并缩短上市时间。
适用于复杂的混合信号 IC 设计的原理图输入
•总线支持加快了创建混合信号设计的速度
•利用先进的阵列支持可轻松创建和编辑具有重复模块的存储器、成像或电路
•拖拽连通性编辑功能与对齐管脚（热点）功能相结合，可以更快地修改设计
•S-Edit 可在设计流程中实时显示评估的参数；可以显示或评估具有基于其他电路参数的公式的参数
•利用自动符号生成功能可以轻松地从原理图创建符号并同步任何更改
•所有操作均可通过 TCL/Tk 命令语言编写完整的脚本
•利用可记录的脚本可以自动执行任务或扩展工具，以满足应用特定的需求
•如果出现意外的网络或硬件故障，可以利用可重放的日志进行恢复
•S-Edit 具有走线高亮显示功能，可在您浏览层次结构时将走线保持高亮显示的状态
•可在原理图、版图和 LVS 报告之间实现 Calibre RVE 交互显示，以高亮显示走线或器件
•利用原理图 ERC 可以检查您的设计是否存在常见错误，例如未驱动的走线、未连接的管脚和由多个输出驱动的走线；设计检查是完全可配置的，包括自定义验证脚本
与仿真紧密集成
•从原理图输入环境驱动仿真器。这样就能直接在原理图上查看工作点结果、查看器件的小信号参数、查看模型参数，以及执行波形交互显示以查看节点电压和器件端口电流或电荷
•S-Edit 为电路的设计、仿真、分析及电路参数调整的迭代创建了高效的流程。专注于设计而非数据处理，从而加快设计流程
•轻松实现与第三方工具和旧有数据的互操作性
•S-Edit 从第三方工具读入原生 Open Access 或 EDIF 并自动转换原理图和属性，以实现旧有数据的无缝集成
•网表可以按用户可配置的灵活格式导出，包括 Spectre、SPICE 和 CDL 变体、EDIF、结构化 Verilog 和结构化 VHDL
•S-Edit 的库支持功能可极大限度重复利用以前项目中开发的或从第三方供应商导入的 IP
功能强大且易于使用的界面
•S-Edit 简化了前端设计输入并提高了生产率
•设计环境可供用户全面编程，以重新映射热键、创建新工具栏并根据您的偏好自定义视图——所有这些功能都在一个精简的 GUI 中完成
•完整的用户界面提供了多种语言版本，包括英语、日语、简体中文和繁体中文
•S-Edit 提供了 Unicode 支持；所有用户数据都可以采用国际字符集输入
经济高效
•S-Edit 提供理想的性价比，让您可以极大限度增加项目中的设计人员数量
•由于 S-Edit 在 Windows® 和 Linux 平台上运行，设计人员可以在更具成本效益的工作站或笔记本电脑上工作；这也意味着您可以随身携带自己的工作，甚至可以在家里继续处理工作，以从容应对上市时间压力
•提供两种配置：完整的原理图编辑器和原理图查看器
